AMD Zen 6 EPYC Venice digambarkan sebagai chip 256-inti dengan twin I/O dies

Arsitektur Zen 6 generasi berikutnya dari AMD, dengan nama kode "Venice," dijadwalkan debut dengan konfigurasi 256-inti yang masif, menurut gambar dan laporan yang bocor. Chip ini diperkirakan akan memiliki dua I/O die besar dan akan menjadi prosesor komputasi kinerja tinggi (HPC) pertama yang dibangun pada proses manufaktur 2-nanometer yang memasuki produksi volume. Ini menandai lompatan signifikan dalam jumlah inti dan teknologi proses untuk jajaran server AMD.

Prosesor AMD Zen 6 EPYC Venice dirancang untuk pusat data dan lingkungan komputasi awan, menargetkan perusahaan dan hyperscaler yang membutuhkan daya pemrosesan paralel ekstrem. Desain 256-inti, dikombinasikan dengan twin I/O dies, menunjukkan fokus pada memori bandwidth tinggi dan konektivitas I/O, yang penting untuk beban kerja HPC seperti pelatihan AI, simulasi ilmiah, dan analitik data skala besar.

Perkembangan ini penting karena memposisikan AMD untuk bersaing langsung dengan chip server Intel yang akan datang dan mempertahankan momentumnya di pasar CPU server, di mana AMD telah menguasai pangsa 46%. Peralihan ke node proses 2nm, kemungkinan diproduksi oleh TSMC, menjanjikan peningkatan signifikan dalam kinerja per watt, berpotensi menurunkan biaya operasional pusat data. Jumlah inti 256 akan lebih dari dua kali lipat jumlah inti chip EPYC Bergamo teratas AMD saat ini, yang menawarkan hingga 128 inti.

Menurut tolok ukur yang bocor, sampel rekayasa Zen 6 10-inti telah mencapai skor inti tunggal rekor di Geekbench, mengisyaratkan kinerja single-threaded yang kuat di samping kemampuan multi-inti yang masif. Kebocoran yang sama menunjukkan bahwa CPU Zen 6 EPYC akan beroperasi pada frekuensi melebihi 5 GHz, pencapaian yang luar biasa untuk chip dengan jumlah inti setinggi itu.

Latar belakang: Arsitektur Zen AMD telah secara bertahap meningkatkan jumlah inti dengan setiap generasi, dari 64 inti di Zen 2 menjadi 128 di Zen 4c (Bergamo). Langkah ke 2nm untuk Zen 6 mewakili lompatan node proses besar dari 5nm yang digunakan untuk Zen 4 dan Zen 5. Nama kode Venice mengikuti tradisi AMD menggunakan nama kota untuk generasi EPYC.

Ke depan, AMD Zen 6 EPYC Venice diharapkan memasuki volume ramp pada tahun 2025 atau 2026, dengan pengumuman resmi kemungkinan besar pada acara peluncuran server besar AMD berikutnya. Chip ini akan menghadapi persaingan dari prosesor Intel Granite Rapids dan Sierra Forest, serta chip server berbasis Arm dari Ampere dan lainnya. Keberhasilan Venice dapat lebih memperkuat pangsa pasar server AMD dan mendorong adopsi teknologi 2nm di sektor HPC.