AMD Zen 6 EPYC Venice als 256-Kern-Chip mit zwei I/O-Dies abgebildet

AMDs nächste Generation der Zen-6-Architektur mit dem Codenamen „Venice“ soll laut durchgestochenen Bildern und Berichten mit einer massiven 256-Kern-Konfiguration debütieren. Der Chip wird voraussichtlich zwei große I/O-Dies aufweisen und wird der erste auf einem 2-Nanometer-Fertigungsprozess basierende Hochleistungsrechner (HPC)-Prozessor sein, der in die Serienproduktion geht. Dies markiert einen bedeutenden Sprung bei Kernzahlen und Prozesstechnologie für AMDs Server-Reihe.

Der Zen 6 EPYC Venice Prozessor ist für Rechenzentren und Cloud-Computing-Umgebungen konzipiert und richtet sich an Unternehmen und Hyperscaler, die extreme parallele Rechenleistung benötigen. Das 256-Kern-Design in Kombination mit den zwei I/O-Dies deutet auf einen Fokus auf Hochbandbreitenspeicher und I/O-Konnektivität hin, die für HPC-Workloads wie KI-Training, wissenschaftliche Simulationen und groß angelegte Datenanalysen entscheidend sind.

Diese Entwicklung ist wichtig, weil sie AMD in die Lage versetzt, direkt mit Intels kommenden Server-Chips zu konkurrieren und seine Dynamik im Server-CPU-Markt beizubehalten, wo es bereits einen Anteil von 46 % erobert hat. Der Wechsel zu einem 2-nm-Prozessknoten, der wahrscheinlich von TSMC gefertigt wird, verspricht signifikante Verbesserungen bei der Leistung pro Watt, was die Betriebskosten für Rechenzentren senken könnte. Die 256-Kern-Zahl würde die Kernzahl von AMDs derzeitigen Top-EPYC-Bergamo-Chips, die bis zu 128 Kerne bieten, mehr als verdoppeln.

Laut durchgestochenen Benchmarks hat ein 10-Kern-Zen-6-Engineering-Sample bereits einen Rekord-Single-Core-Score bei Geekbench erzielt, was auf eine starke Single-Thread-Leistung neben der massiven Multi-Core-Fähigkeit hindeutet. Dieselben Lecks deuten darauf hin, dass Zen-6-EPYC-CPUs mit Frequenzen über 5 GHz arbeiten werden, eine bemerkenswerte Leistung für einen Chip mit einer so hohen Kernzahl.

Hintergrund: AMDs Zen-Architektur hat die Kernzahlen mit jeder Generation stetig erhöht, von 64 Kernen bei Zen 2 auf 128 bei Zen 4c (Bergamo). Der Wechsel zu 2 nm für Zen 6 stellt einen großen Prozessknotensprung von den 5 nm dar, die für Zen 4 und Zen 5 verwendet wurden. Der Codenamen Venice folgt AMDs Tradition, Städtenamen für EPYC-Generationen zu verwenden.

Ausblick: Der Zen 6 EPYC Venice wird voraussichtlich 2025 oder 2026 in die Volumenrampe gehen, mit offiziellen Ankündigungen wahrscheinlich bei AMDs nächster großer Server-Launch-Veranstaltung. Der Chip wird mit Intels Granite Rapids und Sierra Forest Prozessoren sowie Arm-basierten Server-Chips von Ampere und anderen konkurrieren. Der Erfolg von Venice könnte AMDs Server-Marktanteil weiter festigen und die Einführung der 2-nm-Technologie im HPC-Sektor vorantreiben.